2022년 4분기에 대만 파운드리 업체 TSMC는 기존 N3에서 N3B로 개선된 3나노 핀펫(FinFET) 공정 하이 프로파일 양산을 발표했다. 2023년 2분기나 3분기 양산 예정인 3나노(N3E) 공정은 수율이 80% 이상이고 가격도 낮아져서 경쟁력도 높아질 것으로 전망되고 있다.

한편, 삼성은 2022년 2분기에 3나노 GAAFET 양산을 발표했다. 아직 수율이 20%에 불과하지만 3나노 1단계가 지나고 3나노 2단계로 진입할 경우 수율이 크게 개선되리라는 전망이다.
현재 업계는 초기 3나노 공정은 TSMC가 삼성을 앞지른다는 주장도 나오고 있지만, 향후에 펼쳐질 기술 혁신을 누가 주도할지는 아직 미지수다.

TSMC와 삼성전자가 추구하는 기술인 FinFET과 GAAFET의 차이점은 무엇인가?
집적회로는 전기적 능동소자(다이오드, 트랜지스터)와 수동소자(저항기, 커패시터, 인덕터)를 환원시킨 후 실리콘 웨이퍼나 비화갈륨 웨이퍼 위에 가공하여 ‘집적회로(IC: Integrated Circuit)’라고 한다. ‘회로’는 많은 전자 부품의 축적을 의미한다.

전자제품을 개봉하면 인쇄회로기판을 볼 수 있다. 프로세서를 예로 들면, 칩의 한 변 길이는 약 10㎜, 칩이 밀집되어 있다. 이를 ‘10나노 공정’이라고 한다.
MOSFET은 현재 반도체 산업에서 가장 일반적으로 사용되는 ‘트랜지스터’이다. 과학자들은 디지털 신호의 가장 작은 단위인 실리콘 웨이퍼에서 그것을 만든다. 우리는 MOSFET이 트랜지스터인 0 또는 1을 나타낸다고 상상할 수 있다. 컴퓨터는 0과 1의 두 가지 디지털 신호로 작동한다. 실리콘 칩에 수십억 개의 0과 1을 나타내는 수십억 개의 MOSFET이 있고, 이 수십억 개의 MOSFET 소스를 금속 와이어로 연결한다고 상상할 수 있다.

이 수십억 개의 0과 1 사이에 전자 신호를 주고받으며 쌍방향 연산을 수행하고 최종적으로 우리가 원하는 덧셈, 뺄셈, 곱셈, 나눗셈의 결과를 얻을 수 있다. 컴퓨터의 기본 작동원리는 이런 것이다. TSMC나 UMC와 같은 팹은 실리콘 웨이퍼에 수십억 개의 MOSFET을 만드는 공장이다.

반도체 공정 발전의 핵심은 MOSFET에서 게이트 길이다. 약 10나노미터로 모든 구조 중에서 가장 작고 제조하기 가장 어렵다. 따라서 게이트 길이를 반도체 공정의 진행 상황을 나타내는 데 자주 사용한다.

게이트 길이는 초기 0.18, 0.13미크론에서 90, 65, 45, 22, 14나노미터, 최신 공정인 10, 7, 5, 3나노미터, 심지어 2나노까지 나오고 있다.

게이트 길이가 작을수록 전체 MOSFET이 작아지고 수십억 개의 MOSFET을 포함하는 칩이 작아지고 패키징 후 집적회로(IC)가 작아지고 최종 휴대폰이 작아진다.

모든 트랜지스터가 고급 제조 공정을 사용해야 하는 것은 아니지만, 각 구성 요소가 요구하는 특성에 따라 집적회로는 주로 세 가지 범주로 나눈다.

우선 디지털 IC(Digital IC)는 프로세서(CPU) 또는 메모리(DDR)와 같은 계산 또는 저장을 수행한다. 작은 전압 또는 전류를 견디는 한 게이트 길이가 작을수록 좋다. 10나노 이하면 더 좋다.

아날로그 IC는 전력 증폭기(Power amplifier), 오디오 증폭기(Audio amplifier)와 같은 신호 증폭 및 변조를 수행할 수 있으며 큰 전압 또는 전류를 견뎌야 한다.

끝으로 전력 집적회로(Power IC)는 전력 변환을 수행할 수 있다. 전력 트랜지스터는 220V AC를 110V DC로 변환할 수 있고, 더 큰 전압 또는 전류(전력)를 견뎌야 하며 1μm(미크론, 1000나노미터)을 달성할 수 있다.

FinFET은 반도체 제조를 한 단계 끌어올렸다. MOSFET 구조는 발명된 이후 40년 이상 사용되어 왔으며, 게이트 길이가 20나노미터 미만으로 줄어들면 많은 문제에 봉착한다. 가장 문제가 되는 것은 게이트 길이가 작을 때 발생한다. 게이트가 가까울수록 게이트 아래의 산화물이 얇아지고 전자가 스며들어 ‘누설’이 발생할 수 있다.

이에 캘리포니아 버클리대학 연구진이 “핀 전계 효과 트랜지스터(FinFET: Fin Field Effect Transistor)”를 발명하여 기존의 2D 구조 MOSFET의 한계를 극복했다. 3D FinFET는 구조가 물고기 지느러미와 매우 유사하기 때문에 ‘Fin’이라고 한다.

FinFET은 게이트 길이를 20나노미터 미만으로 줄여도 여전히 넓은 접촉면을 확보하고 소스에서 드레인으로 전자가 흐를 수 있는지 여부를 제어할 수 있다. 전류를 보다 적절하게 제어할 수 있는 것이다. 누설이나 동적 전력 소비를 줄일 수가 있다. TSMC의 3nm 공정은 가장 작고 가장 어려운 FinFET이다.

반면, 삼성전자가 개발한 GAAFET(Gate All-Around Field-Effect Transistor)는 고급 공정 개발의 미래라고 불린다.

게이트 길이가 3나노 아래로 줄어들면서도 게이트와 채널 사이의 접촉 면적을 늘릴 수 있는 것이 특징이다. 게이트가 전자 채널을 완전히 둘러싸는 모양새다. 접촉 면적은 게이트 제어 효과를 높일 수 있다.

TSMC와 삼성은 2018년에 7나노를 양산하고, 인텔은 3년 뒤처진 2021년에 양산했다. TSMC와 삼성은 2020년에 4나노를, 인텔은 2022년에 뒤늦게 개발했다.

TSMC와 삼성은 당초 2022년에 3나노를 동시에 양산할 예정이었지만 삼성은 양산을, TSMC는 뒤로 연기했다. 양산과 높은 수율은 다른 얘기지만 현재 TSMC만이 진척도와 수율 면에서 앞서고 있다.

3사 모두 2나노 일정을 2025년으로 미뤘다. 모두 GAAFET을 사용하는 데 두 가지 중요한 의미가 있다는 점은 주목할 만하다. 3년이 더 걸린다는 것은 앞으로 TSMC가 발전하기가 더 어렵고 경쟁사들이 따라잡기에는 상대적으로 쉬울 것이라는 의미가 된다.

삼성전자는 2022년 2분기에 3나노 양산에서 신형 GAAFET을 사용했다. TSMC는 4분기에 3나노 양산을 하지 않고 구형 FinFET을 고수했다.

하지만 2나노에서는 3사 모두 GAAFET을 써야 한다. 이렇게 보면 삼성전자는 TSMC와 인텔보다 3년 이상의 GAAFET 양산 경험을 가지게 된다.

GAAFET의 제조 공정은 매우 복잡하고 FinFET보다 훨씬 어렵기 때문에 삼성전자의 3나노 GAAFET 공정 수율은 20%에 불과하다. 삼성전자는 3나노 2단계 공정에 진입하면 수율이 안정적인 수준으로 진입할 것이라고 말한다.

사실 GAAFET의 수율 향상은 어렵다. GAAFET의 높은 난도와 높은 비용으로 인해 2025년에 삼성전자와 TSMC, 인텔 3사가 모두 성공적으로 양산할 수 있을지 여부는 아직 미지수다.

따라서 향후 3나노 공정은 여전히 ​​다양한 제조업체 간의 주요 경쟁 대상이 될 것으로 예상된다.


박정한 글로벌이코노믹 기자 park@g-enews.com